此前，我们在SelectIO简介连载一中介绍了其架构，本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。
7 Series FPGA中LVDS使用了ISERDESE2，SDR Rate可设为2,3,4,5,6,7,8。DDR Rate可设为4,6,8,10,14。
从UG471的Bitslip部分可以看出在SDR和DDR移位的位数不一样。在SDR模式下，一个Bitslip脉冲使数据左移一位；而在DDR模式下，一个Bitslip脉冲使数据右移一位或左移三位。
所以在某些传输过程中，可以先传预设值，等待接收方调整Idelay和Bitslip解出正确的预设值后再传输有效数据。
对习惯使用7 Series FPGA用户在接触Xilinx®UltraScale™和UltraScale +™器件 SelectIO时感觉不习惯，原因Xilinx®UltraScale™和UltraScale +™是ISERDESE3和OSERDESE3组件，使用Select IO需要在IP catlog中选择high_speed_selectio IP Configuration interface 在Serialization Factor选项中只有8或者4可以选择。
在Pin Selection选择时会发现IO选择会有一定限制，在Sensor的应用中HP bank理想的硬件设计是在同一个bank中连续放置设备I/O，部分Sensor输出的Serialization Factor需要7:1,6:1,5:1，不能直接使用ISERDES。
对这类应用Xilinx 提供了XAPP1315 7:1的参考设计，那么对6:1,5:1这种应用用户需要在参考设计上改哪里，怎样去改？
下面我们提供修改方式供参考。
1、从Data Reception看需要把ISERDESE3 输出的8位数据（Serialization Factor=8）通过gearbox模块转成7,6,5位的数据。其中7位的数据XAPP1315已经做过了，这里我们用6:1的数据为例, 需要从ISERDES3实现Read8 bit 数据通过gearbox 转换为6bit数据。
2、对于Read 8 to 6 gearbox设计方式：
从数据排列可以分析到8 bit数据在每次读取6 bit数据，经过4次后开始循环，我们通过状态机设计gearbox的代码需只需要实现；
// Read 8 to 6 gearbox
//
always @ (posedge px_clk)
begin
case (px_rd_seq )
3'h0 : begin
px_data <=px_rd_curr[5:0];
end
3'h1 : begin
px_data <={px_rd_curr[3:0], px_rd_last[7:6]};
end
3'h2 : begin
px_data <={px_rd_curr[1:0], px_rd_last[7:4]};
end
3'h3 : begin
px_data <={px_rd_last[7:2]};
end
endcase
end
3、Data Transmission,OSERDES3使用4 bit 输入，参考例程是把ISERDES的数据接到OSERDES，这里我们在参考例程上任然使用ISERDE 到OSERDES的数据传送方式验证。分析知道需要一个6 bit 转4 bit数据的 Gearbox。
4、Gearbox设计思路是把6 bit的数据按4bit大小去读取直到数据开始循环。
通过表格客户分析出设计代码做3次循环可以满足要求
Read state machine and gear box
//
always @ (posedge tx_clkdiv4)
begin
if(!tx_enable) begin
rd_addr <= 4'b0;
rd_state <= 3'h0;
end else begin
case (rd_state )
3'h0 : begin
rd_addr <= rd_addr + 1'b1;
tx_data <= rd_curr[3:0];
rd_state<= rd_state + 1'b1;
end
3'h1 : begin
rd_addr <= rd_addr;
tx_data <= {rd_curr[1:0], rd_last[5:4]};
rd_state<= rd_state + 1'b1;
end
3'h2 : begin
rd_addr <= rd_addr + 1'b1;
tx_data <= rd_last[5:2];
rd_state<= 3'h0;
end
endcase
end
end
5、到这来我们已经完成gearbox 模块的设计，实现LVDS Source Synchronous 6：1。在Serialization and Deserialization部分还需要修改输入的数据
//
// Transmit Data Generation
//
always @ (posedge tx_px_clk)
begin
if(tx_px_reset) begin
tx_px_data[ 5:0 ] <= 6'h01;
tx_px_data[11:6 ] <= 6'h02;
tx_px_data[17:12] <= 6'h03;
tx_px_data[23:18] <= 6'h04;
tx_px_data[29:24] <= 6'h05;
end
else begin
tx_px_data[ 5:0 ]<= tx_px_data[ 5:0 ]+1'b1;
tx_px_data[11:6 ]<= tx_px_data[11:6 ]+1'b1;
tx_px_data[17:12]<= tx_px_data[17:12]+1'b1;
tx_px_data[23:18]<= tx_px_data[23:18]+1'b1;
tx_px_data[29:24]<= tx_px_data[29:24]+1'b1;
end
end
// Receiver 1 - Data checking per pixelclock
//
always @(posedge rx1_px_clk or negedgerx1_px_ready)
begin
rx1_px_last <= rx1_px_data;
if(!rx1_px_ready) begin
rx1_match <= 1'b0;
end
else if ((rx1_px_data[ 5:0 ]==rx1_px_last[ 5:0 ]+1'b1)&&
(rx1_px_data[11:6 ]==rx1_px_last[11:6 ]+1'b1)&&
(rx1_px_data[17:12]==rx1_px_last[17:12]+1'b1)&&
(rx1_px_data[23:18]==rx1_px_last[23:18]+1'b1)&&
(rx1_px_data[29:24]==rx1_px_last[29:24]+1'b1)) begin
rx1_match <= 1'b1;
end
else begin
rx1_match <= 1'b0;
end
end
6、对用户的系统可能需要的lane数量为8，在对应的数据部分需要做对应的修改
Receiver使用ISERDESE3在1:8 DDR模式与8:6分布式RAM基于齿轮箱反序列化和对齐输入数据流。这个实现需要三个时钟域，1/2速率采样时钟(rx_clkdiv2)， 1/8速率反序列化数据时钟(rx_clkdiv8)，和1/6像素时钟(px_clk)，它等于Receiversource clock。
Receiver source clock在MMCM或PLL中乘以6或12以满足VCO频率范围，然后除以2生成1/2速率采样时钟(rx_clkdiv2)，除以6生成织物像素时钟(px_clk)。
//
// Instantiate PLL or MMCM
//
generate
if (USE_PLL == "FALSE")begin // use an MMCM
MMCME3_BASE # (
.CLKIN1_PERIOD (CLKIN_PERIOD),
.BANDWIDTH ("OPTIMIZED"),
.CLKFBOUT_MULT_F (6*VCO_MULTIPLIER),
.CLKFBOUT_PHASE (0.0),
.CLKOUT0_DIVIDE_F (2*VCO_MULTIPLIER),
.CLKOUT0_DUTY_CYCLE (0.5),
.CLKOUT0_PHASE (0.0),
.DIVCLK_DIVIDE (1),
.REF_JITTER1 (0.100)
)
tx_mmcm (
.CLKFBOUT (px_pllmmcm),
.CLKFBOUTB (),
.CLKOUT0 (tx_pllmmcm_div2),
.CLKOUT0B (),
.CLKOUT1 (),
.CLKOUT1B (),
.CLKOUT2 (),
.CLKOUT2B (),
.CLKOUT3 (),
.CLKOUT3B (),
.CLKOUT4 (),
.CLKOUT5 (),
.CLKOUT6 (),
.LOCKED (cmt_locked),
.CLKFBIN (px_clk),
.CLKIN1 (clkin),
.PWRDWN (1'b0),
.RST (reset)
);
end else begin // Use aPLL
PLLE3_BASE # (
.CLKIN_PERIOD (CLKIN_PERIOD),
.CLKFBOUT_MULT (6*VCO_MULTIPLIER),
.CLKFBOUT_PHASE (0.0),
.CLKOUT0_DIVIDE (2*VCO_MULTIPLIER),
.CLKOUT0_DUTY_CYCLE (0.5),
.REF_JITTER (0.100),
.DIVCLK_DIVIDE (1)
)
tx_pll (
.CLKFBOUT (px_pllmmcm),
.CLKOUT0 (tx_pllmmcm_div2),
.CLKOUT0B (),
.CLKOUT1 (),
.CLKOUT1B (),
.CLKOUTPHY (),
.LOCKED (cmt_locked),
.CLKFBIN (px_clk),
.CLKIN (clkin),
.CLKOUTPHYEN (1'b0),
.PWRDWN (1'b0),
.RST (reset)
);
end
7、代码中对应的源语需要升级到ULTRASCALE_PLUS对应的部分类似的地方：
localparam DELAY_VALUE = ((CLKIN_PERIOD*1000)/6 <= 1100.0) ?(CLKIN_PERIOD*1000)/6 : 1100.0;
ULTRASCALE_PLUS maximumvalue for 1100.0
IDELAYE3 SIM_DEVICE(“ULTRASCALE_PLUS”), // Set the device version for simulationfunctionality (ULTRASCALE// ULTRASCALE_PLUS，recommended to re-call IDELAYE3 in the ULTRASCALE_PLUSdirectory
8、所以以模块修完之后通过软件仿真验证修改的数据跟XAPP1315的数据对比，设计中采用parameter DATA_FORMAT = "PER_CLOCK"，数据格式会安装PER_CLOCK方式排列LVDS Source Synchronous 6:1 Serializationand Deserialization Using Clock Multiplication。
Xapp1315 LVDS Source Synchronous 7:1Serialization and Deserialization Using Clock Multiplication 仿真数据：
综上所述，通过数据比对分析数据没有问题，从而实现此功能。
粤公网安备 44030502003347号